XCENA представила CXL-устройство с 1000 RISC-V ядрами для обработки данных у памяти
Продолжение поста
В отличие от других CXL-устройств с вычислительными функциями, которые используют универсальные процессоры, MX1 рассчитан на параллельную обработку данных с максимальным использованием внутренней пропускной способности. Архитектура на базе множества RISC-V-ядер выбрана в том числе из-за зрелости экосистемы: XCENA доработала компилятор на базе LLVM с поддержкой кастомных инструкций и выпустила SDK, позволяющий писать код на C, C++ и Rust.
Управление тысячами ядер — отдельная сложность. Для этого XCENA разработала фреймворк, вдохновлённый архитектурой распределённых баз данных. Другой крупной технической задачей стало создание единой системы виртуальной памяти, которая удерживает согласованное отображение между памятью хоста, памятью устройства и SSD-хранилищем.
Прототипы MX1 уже переданы на пробу производителям памяти, поставщикам CPU и крупным облачным провайдерам. Серийное производство запланировано на конец 2026 года, первые коммерческие продажи — на 2027 год.
Ким признаёт, что широкое распространение MX1 зависит от того, насколько быстро в отрасли укоренится CXL 3 поверх PCIe 6.0. Распространение CXL идёт медленнее ожидаемого, хотя сам протокол в этом не виноват: CPU- и GPU-вендоры, включая NVIDIA, уже встраивают поддержку CXL в свои чипы. По словам Кима, главная задача сейчас — доказать на практике ценность CXL для ИИ-инфраструктуры.
Аналитик Objective Analysis Джим Хэнди назвал архитектуру MX1 «интересной комбинацией, напоминающей подходы из области вычислительного хранилища».
Источник: EE Times Japan (🇯🇵)
#XCENA #MX1 #CXL #RISCV
Продолжение поста
В отличие от других CXL-устройств с вычислительными функциями, которые используют универсальные процессоры, MX1 рассчитан на параллельную обработку данных с максимальным использованием внутренней пропускной способности. Архитектура на базе множества RISC-V-ядер выбрана в том числе из-за зрелости экосистемы: XCENA доработала компилятор на базе LLVM с поддержкой кастомных инструкций и выпустила SDK, позволяющий писать код на C, C++ и Rust.
Управление тысячами ядер — отдельная сложность. Для этого XCENA разработала фреймворк, вдохновлённый архитектурой распределённых баз данных. Другой крупной технической задачей стало создание единой системы виртуальной памяти, которая удерживает согласованное отображение между памятью хоста, памятью устройства и SSD-хранилищем.
Прототипы MX1 уже переданы на пробу производителям памяти, поставщикам CPU и крупным облачным провайдерам. Серийное производство запланировано на конец 2026 года, первые коммерческие продажи — на 2027 год.
Ким признаёт, что широкое распространение MX1 зависит от того, насколько быстро в отрасли укоренится CXL 3 поверх PCIe 6.0. Распространение CXL идёт медленнее ожидаемого, хотя сам протокол в этом не виноват: CPU- и GPU-вендоры, включая NVIDIA, уже встраивают поддержку CXL в свои чипы. По словам Кима, главная задача сейчас — доказать на практике ценность CXL для ИИ-инфраструктуры.
Аналитик Objective Analysis Джим Хэнди назвал архитектуру MX1 «интересной комбинацией, напоминающей подходы из области вычислительного хранилища».
Источник: EE Times Japan (🇯🇵)
#XCENA #MX1 #CXL #RISCV